Intel to ship 64-bit Prescotts on 1 August

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Intel will formally announce 64-bit Pentium 4 processors on 1 August - just over a month after launching the first Xeon CPU with its EM64 technology. So claim sources "familiar with Intel's plans" via a timetable leaked to Xbit Labs.

The 1 August date is well ahead of Intel's broad desktop release timeframe, which pegs the arrival of 64-bit desktop Pentium 4s to the availability of 'Longhorn', the next major release of Windows. The solution to the conundrum is simple: Intel is enabling 64-bit processing in the Pentium 4 chips it sells into the single-processor workstation market, and they're unlikely to be offered in single, boxed quantities. We understand that the 64-bit P4s will be priced much the same as current desktop-oriented P4s at comparable clock speeds

News source: The Reg


Está próximo... Alguem tenciona comprar?
:)
 
Não sei pk mas ñ tou a ver a performance destes cpus em 64-bit a ser grande coisa...(comparados com A64/FX/Opteron..)
 
Não esquecer que dentro de pouco tempo os PIV vão ter 1066 de Fsb, 2MB L2 e maiores velocidades. Vai ajudar a performance deles.
Em 64-bit, é esperar pelos benchs.
 
Nemesis11 disse:
Não esquecer que dentro de pouco tempo os PIV vão ter 1066 de Fsb, ...QUOTE]

SUNNYVALE, Calif., February 9, 2004 - HyperTransport™ Technology Consortium today announced a major new release of the HyperTransport Technology I/O Link Specification. The HyperTransport Release 2.0 Specification introduces three more powerful bus speeds and mapping to PCI Express, an emerging I/O interconnect architecture. HyperTransport's speed capability extends from the 1.6 Giga Transfers/second (GT/s) of Release 1.1 Specification to 2.0, 2.4, and 2.8 GT/s using dual-data rate clocks at 1.0, 1.2, and 1.4 Gigahertz, delivering a maximum aggregate bandwidth of 22.4 Gigabytes/second. The electrical protocols supporting the new clock rates are backward compatible with all previous versions of the HyperTransport electrical specifications.
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chega ou é preciso mais?

http://www.hypertransport.org
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O que ele quis dizer é q o HT tem muito mais largura de banda q o do P4, mesmo com esse incremento.

A irrelevância nisso é q tal n impede o P4 de competir com o A64 e que este incremento de FSB lhe vai dar um boost interessante na performance.

O que interessa é o resultado final, na performance e não os valores teóricos da bandwidht do Bus ou das memórias.
 
Ok, mas não fui eu que fiz comparações com os Amd. Não sei para que é que está ali a minha quote. Qd disse que deve melhorar a performance dele é em relação ao actual prescott.

Mas já que estamos numa de largura de banda. Num A64 será assim tão importante? Num A64, o que é melhor é ter mais L2 ou largura de banda?

Quanto ao 64 bit da intel, há montes de noticias a dizer que "it sucks" , mas nunca vi um numero. Por isso, o melhor é esperar pelos numeros e depois se for preciso, dizer que "it sucks".
 
Será que vão entrar já as DDRII?

É que não tou a ver pedirem memórias DDR533 assim do nada. Tá escasso.
 
Tafinho disse:
Porque é feito em microcódigo...
Segundo alguns beta-testers isto é especialmente catastrófico no caso dos Xeon a usar >4GB de ram.
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Querias que fosse o quê ? Todas as instruções são decompostas em
micro código.

Se calhar o que queres dizer é que algumas instruções de 64 bits são
emuladas por instruções 32 bits? É isso?
 
iJFerreira disse:
Querias que fosse o quê ? Todas as instruções são decompostas em
micro código.
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NOP! a maior parte das instruções, pelo menos do Athlon, e provavelmente menos do P4 são traduzidas em apenas 1 instrução de micro-código, de forma que há uma correspondência entre elas, exceptuando por exemplo as SSE no caso dos Athlon.

O que acontece é que pelo menos algumas dessas instruções simples de 64 bits são traduzidas em 3 ou mais instruções no caso do P4 ao passo que no Athlon a correspondência é directa. Esse é o problema.
 
Ui...

Sendo o IPC dos P4 actuais aquilo q se sabe em relação aos K8, se em 64bits ainda tiverem q fazer mais instruçoes pra realizar o mesmo trabalho vai ser giro.. :D :D :002:
 
Tafinho disse:
NOP! a maior parte das instruções, pelo menos do Athlon, e provavelmente menos do P4 são traduzidas em apenas 1 instrução de micro-código, de forma que há uma correspondência entre elas, exceptuando por exemplo as SSE no caso dos Athlon.

O que acontece é que pelo menos algumas dessas instruções simples de 64 bits são traduzidas em 3 ou mais instruções no caso do P4 ao passo que no Athlon a correspondência é directa. Esse é o problema.
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Decide-te !

Eu disse que todas as instruções são decompostas em micro código
e tu dizes que não mas a seguir já dizes que sim.
"a maior parte das instruções, pelo menos do Athlon, e provavelmente menos do P4 são traduzidas em apenas 1 instrução de micro-código"

Se tivesses dito que as intruções no P4 precisam de mais instruções
*micro código* isso já seria compreensível. Mesmo assim não podes
comparar alhos com bogalhos. É micro-código diferente, pipelines diferentes
etc.
 
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