Acho melhor esperar por confirmação mais oficial, aquele cache L2 parece muito pequena... Acho que era 1 ou 2 mb por core Depois, 2133 mhz é muito baixo... A não ser que esteja em underclock, devido ao speedstep (só que abaixa o fsb, em vez do multi)
O FSB nestes cpus não é já tão critico para a performance O controlador de memória está no CPU e as lanes PCI-e vão do cpu directo para a placa gráfica. o FSB vai servir para ligar ao southbridge para I/O. Mas dantes eu pergunto, a intel não iria abandonar o FSB GTL+ a favor de uma interface "serial", a lá Hipertransport? o tal CSI/quickpath
hmm então se isto corre se tudo bem podia ser algo tipo, as boards a chegares a 500Mhz de FSB como estão a chegar x 16 = 8Ghz
Uma CPU com controlador de memória RAM integrado não tem "FSB". O Quickpath serve para ligar ao resto do sistema, ou a outras CPU's em sistemas SMP (tal como acontece com o Hypertransport).
Pois, mas por um ladom, será "quad-pumped", como está na pic. E deverá ser paralelo, de 64 bits para ter um clock tão baixo. o HT 1.0 (o que conheço melhor), é de 16 bits (up e down), mas era de 1 ghz (5x200) E o 3.0 pode ir a 4 ou 5 ghz. Por um lado, com as lanes da gráfica directo no cpu, não será preciso um "HT" tão elevado. 533 mhz @ 64 bits = 4300 mb/s, mais que suficiente para discos, usb's, pci-e 1x (via southbridge)... Se as lanes estivessem no chipset, ai precisavas de um BUS a debitar pelo menos 15-20 gb/s
Não é paralelo. Senão como é que podia ser point-to-point ? Em relação aos clocks, eu não me preocupava muito com isso. As versões correntes do CSI/Quickpath já passaram a barreira dos 96GB/s de largura de banda... numa só direcção -sem contar com o link em sentido contrário-. O que interessa mesmo é o protocolo de transmissão, que é muito mais avançado do que o do Hypertransport (este deriva directamente da tecnologia de bus dos DEC Alpha). É esta a razão pela qual se diz que os "Nehalem" serão a maior revolução na arquitectura de CPU's Intel desde o Pentium Pro de 1995. Desde essa CPU até aos recentes Core 2 Quad de 45nm, o protocolo é o mesmo, GTL/GTL+. Só mudou a quantidade de bits transmitidos por cada ciclo de relógio -para "quad-pumped"-.
De acordo com este tópico: http://www.techzonept.com/showpost.php?p=2079055&postcount=12 A cache L3 não é unificada, como este CPU-Z dá a parecer. E terá 512k L2 por core e não 256k. A não ser que as versões "low end" tenham apenas 256k de L2 O CPU-Z não deve suportar bem estes cpus e está a fazer leitura erradas...
Nehalem benchmark O E6750(mesma velocidade) leva 15/17 segundos a completar parece que o PI 1M vai passar para 1s ou menos 444FSB???se aquilo for a default e aquele multi a 10 dá logo 4.4Ghz
Não meu, aposto que aquilo foi feito com multi 10. Acaba o superpi volta para multi 6 visto estar em idle tal como fazem os cpus agora.
A spec é 2.66Ghz dúvido que o "FSB" suba só para a velocidade ser a mesma Parece que é fake XS Destroyer quando puderes apaga os posts