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TSMC 5nm

Discussão em 'Hardware - Novidades e Notícias' iniciada por Dark Kaeser, 4 de Outubro de 2018. (Respostas: 42; Visualizações: 6406)

  1. Dark Kaeser

    Dark Kaeser Colaborador
    Staff Member

    https://www.eetimes.com/document.asp?doc_id=1333827&page_number=1

    Há um erro no artigo: menciona os ganhos de até 17% speed gains e acaba a frase com «a TSMC não menciona speed gains» :freak3:

    EDIT: já não bebo mais nada hoje: "The N7+ node can deliver 6% to 12% less power and 20% better density; however, TSMC did not mention speed gains." :facepalm: a não menção aos speed gains referem-se aos 7nm+ e não aos 5nm :facepalm:
    (acabei por apagar do quote para não criar confusão)

    Seja como for, acho que o investimento da TSMC ascenderá aos 25$B, os preços para o desenvolvimento irão subir também, imagino que o preço das wafers também :wvsore:

    Apesar de o PDK (process design kit) ainda estar na versão 0.9 e portanto ainda não finalizado, os EDA partners já anunciaram a disponibilização dos mesmos:

    - Cadence
    - Synopsis
    - Mentor
     
    Última edição: 4 de Outubro de 2018
  2. Dark Kaeser

    Dark Kaeser Colaborador
    Staff Member

  3. miguelbazil

    miguelbazil Moderador Ninja
    Staff Member

    50% de yield ainda é considerado de risco, interessante. @Dark Kaeser quando é que deixa de ser de risco? Aos 80%?

    EDIT: fui investigar, risk production é apenas a primeira produção de algo em que tudo deve funcionar, mas que ainda não houve uma produção final anterior.

    Essencialmente, é a primeira produção em larga escala, em que tanto o produtor, como o cliente, estão a correr um risco pois não sabem ainda se vai funcionar tudo bem no produto final, e com que yields.
     
    Última edição: 4 de Dezembro de 2019
  4. Rafx

    Rafx Power Member

    E ainda assim é yield melhor do que Intel conseguiu nos 10 nm, após anos e anos, e milhares de milhões de investimento, e até ter voltado atrás e reformulado os 10nm..
    :)

    (Isso pelo menos até á pouco tempo atrás)
     
  5. Dark Kaeser

    Dark Kaeser Colaborador
    Staff Member

    @miguelbazil já chegaste à conclusão por ti.

    Basicamente há 3 etapas:
    1. Tape out - quando o desenho do chip está finalizado e é feita a mask para usar na "impressão" da wafer;
    2- Risk production - algumas wafers com o desenho final, serve para começar a preparar o lançamento propriamente dito (desenvolver firmware, drivers, BIOS e por aí fora)
    3 - HVM - que traduzido significa High Volume Manufacturing, que se explica a si mesma.

    Tudo isto pode demorar quase 1 ano ou mais.

    Tudo começa no desenvolvimento do processo propriamente dito, em que a foundry por regra usa um chip padrão para poder comparar os processos entre si.
    Começa então a ser preparado o chamado PDK (Process design Kit) que incluí as informações necessárias para os chamados EDA developers, (que no 1º post anunciam a disponibilização das mesmas integradas nas suas próprias ferramentas), e que regra geral incluí não só o SW mas também hardware para a emulação, normalmente baseado em FPGA.
    https://www.cadence.com/en_US/home/...otium-s1-fpga-based-prototyping-platform.html
    https://www.synopsys.com/implementation-and-signoff/fpga-based-design/fpga-based-prototyping.html
    https://www.mentor.com/products/fv/questa/

    Isto é o que ocupa boa parte do tempo de desenvolvimento de "chips", testar e simular tudo em ferramentas, até à hora da verdade com o tape out, que é suposto validar o trabalho feito... ou não. Notar que nem sempre os chips são desenvolvidos com o processo finalizado, ás vezes os chips podem começar a ser desenvolvidos com PDK 0.5 e quando o processo se aproxima da versão final 1.0 pode ter havido mudanças que podem gorar parte da permissa original do chip. (Ex um chip desenvolvido para altos clocks e depois no final o processo não permitir atingir esses clocks ou exigir demasiada voltagem).

    Mas ultimamente tem-se apostado na cloud, ainda há tempos tinha postado no tópico das Vega II 7nm, para a verificação do "desenho" final
    https://semiwiki.com/forum/index.ph...stem-partners-microsoft-azure-and-tsmc.11599/
     
  6. Rafx

    Rafx Power Member

    Update do Ian

    [​IMG]

    Portanto a questão dos 50% de yields não é bem assim.
    Claro que mesmo assim os yields podem já ser comparáveis/superiores aos yields dos 10nm da Intel.. :-D

    Em breve devemos saber como estão os 5nm da TSMC.
     
  7. Nemesis11

    Nemesis11 Power Member

  8. Dark Kaeser

    Dark Kaeser Colaborador
    Staff Member

    IEDM 2019 – TSMC 5nm Process


    [​IMG]
    https://semiwiki.com/semiconductor-manufacturers/intel/280519-iedm-2019-tsmc-5nm-process/
     
  9. Dark Kaeser

    Dark Kaeser Colaborador
    Staff Member

  10. Dark Kaeser

    Dark Kaeser Colaborador
    Staff Member

    TSMC Unveils Details of 5nm CMOS Production Technology Platform Featuring EUV and High Mobility Channel FinFETs at IEDM2019

    https://semiwiki.com/semiconductor-...nd-high-mobility-channel-finfets-at-iedm2019/
     
  11. Nemesis11

    Nemesis11 Power Member

    https://fuse.wikichip.org/news/3377...icle-cowos-for-next-gen-5nm-hpc-applications/

    [​IMG]

    https://www.techpowerup.com/264433/...-with-worlds-first-2x-reticle-size-interposer

    O chip parece ser da Broadcom.
     
  12. Dark Kaeser

    Dark Kaeser Colaborador
    Staff Member

    Mas a imagem colocada pode induzir em erro, o do anúncio é de um interposer ~1700mm² (1716 mm² segundo o que está no artigo).
     
  13. Nemesis11

    Nemesis11 Power Member

    Um pequeno artigo sobre o 5 nm da TSMC.

    [​IMG]

    [​IMG]

    https://fuse.wikichip.org/news/3398/tsmc-details-5-nm/
     
  14. Dark Kaeser

    Dark Kaeser Colaborador
    Staff Member

    Edited Transcript of 2330.TW earnings conference call or presentation 16-Apr-20 6:00am GMT
    https://finance.yahoo.com/news/edited-transcript-2330-tw-earnings-161634209.html
     
  15. Dark Kaeser

    Dark Kaeser Colaborador
    Staff Member

    [​IMG]
    https://semiwiki.com/semiconductor-...-tsmc-maintain-their-process-technology-lead/
     
  16. Dark Kaeser

    Dark Kaeser Colaborador
    Staff Member

  17. Luka_

    Luka_ Power Member

    Bem, a Intel a produzir na TSMC. Quem diria.
     
  18. V3ctor

    V3ctor Moderador
    Staff Member

    GPUs... Não me admira...

    CPUs nas fábricas da Intel, GPUs fora... Não vejo nada de extraordinário.
     
  19. JPgod

    JPgod Moderador
    Staff Member

    Intel a fazer outsourcing é mesmo interessante...

    Resta saber se será apenas GPU discrette ou os IGPs tb serão 5nm e fazerem um MCM a lá zen2
     
  20. Nemesis11

    Nemesis11 Power Member

    Bem, o slide não diz bem isso. Diz "Intel: Xe-architecture GPUs, or FPGA". Traduzindo, GPUs ou FPGAs.
    A antiga Altera, que a Intel comprou, tinha a produção na TSMC. Acho que os mais recentes, já são produzidos nas fábricas da Intel.
    Dito tudo isto, já tinham aparecido rumores que a Intel iria produzir, pelo menos alguns dos GPUs a 7nm, na TSMC.