xilinx

mister_tx360

Power Member
boas,
eu estou a fazer um trabalho de grupo, para a disciplina sistemas lógicos I, que consiste em construir um multiplicador com o xilinx e a cpld.
O meu problema é o seguinte: na parte do xilinx fiz este código

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\ /
"tb : PROCESS BEGIN
CLK <= '0';
wait 100 ns;
CLK <= '1';
wait 100 ns;
END PROCESS;
RESET <= '1', '0' after 50 ns;
A0 <= '1'; A1 <= '1'; A2 <= '0';
B0 <= '0'; B1 <= '1'; B2 <= '0';
LOAD_A <= '0', '1' after 320 ns, '0' after 500 ns;
LOAD_B <= '0', '1' after 320 ns, '0' after 500 ns;
CLEAR_B <= '0', '1' after 320 ns, '0' after 500 ns;
CLEAR_C <= '0', '1' after 320 ns, '0' after 500 ns;
INC_B <= '0', '1' after 520 ns, '0' after 1100 ns;
LOAD_C <= '0', '1' after 720 ns, '0' after 1100 ns;
-- *** End Test Bench - User Defined Section ***


END;"

e o programa devolve-me estes erros:
ERROR:HDLCompiler:806 - "C:/Users/FCT - UNL/SLI/DADOS_FINAL.vhd" Line 25: Syntax error near ")".
ERROR:HDLCompiler:806 - "C:/Users/FCT - UNL/SLI/DADOS_FINAL.vhd" Line 39: Syntax error near "wait".
ERROR:HDLCompiler:806 - "C:/Users/FCT - UNL/SLI/DADOS_FINAL.vhd" Line 41: Syntax error near "wait".
ERROR:HDLCompiler:806 - "C:/Users/FCT - UNL/SLI/DADOS_FINAL.vhd" Line 42: Syntax error near "PROCESS".
ERROR:ProjectMgmt - 4 error(s) found while parsing design hierarchy.


O primeiro erro nã compreendo porque não faz parte do código que construi, isto é, faz parte daquelas linhas que já vêm predefinidas; os outros tentei ver qual poderia ser o problema (quer restruturando o código, quer procurando na internet) mas não consegui encontrar solução.

Será que alguém me pode ajudar?
 
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