Esse screenshot levanta algumas questões a nível da L3 e a nível dos nós NUMA ("Sockets virtuais").
O Epyc actual tem 4 chips e é visto como 1 sistema com 4 sockets. Na versão com 32 Cores, são 4 sockets de 8 cores cada. Ver na imagem do "lscpu" em Linux os campos "NUMA node".
Cada chip do Epyc actual, tem 16 MB/16-Way L3
O Epyc "Rome" tem 8 chiplets e tudo aponta que cada chiplet tem 32 M B de L3. No entanto, naquela imagem da Bios, vê-se "
L3 Cache per Socket: 64 MB/64-Way".
Parece-me dar a entender que cada NUMA node é constituído por 2 chiplets.
Assim, cada Epyc "Rome" continuaria a ser visto como um sistema de 4 sockets e num sistema com 2 Epycs, continuaria a ser visto como tendo 8 sockets, tal como o actual Epyc. Até bate certo com o futuro Ryzen 3XXX. Se todos tiverem 2 chiplets, será visto como tendo apenas 1 NUMA node.
Parece-me interessante este detalhe.
Por ultimo, não aparece ali cache L4. A existir, também estaria no chip de IO e aquele é o ecrã dos detalhes do processador. Ainda não se exclui a existência de uma L4.