Intel CSI explicado

tenho saudades dos tempos dos P4 e AMD 64 em que a única coisa que era nova nos processadores era a sua velocidade de relógio basicamente, agora trocam de tecnologias como trocam de cuecas..
 
Como tú né ||RED_Gay_Evil||? LOL

Em relação a situação, a ver se a Amd se mexe, gosto da actual situação, nao tanto pelo facto da Amd estar mais fraca.. Mas pelo facto do material estar mais "affordable"..

Td o que melhore o actual panorama será bom, desde que não implique um maior consumo energético :D
 
Como tú né ||RED_Gay_Evil||? LOL

Em relação a situação, a ver se a Amd se mexe, gosto da actual situação, nao tanto pelo facto da Amd estar mais fraca.. Mas pelo facto do material estar mais "affordable"..

Td o que melhore o actual panorama será bom, desde que não implique um maior consumo energético :D

vou fazer queixa a um admin para seres banido :p

já agora, preciso de falar ctg, vai lá ao email sff.
 
Sejamos sinceros, o bus GTL+ já deu tudo o que tinha para dar...

Um core 2 duo actual com o CSI + controlador de memoria integrado deve dar mais um pequeno boost de performance. Afinal foi este o grande trunfo dos AMD64 face os XP
 
Aqui está uma boa descrição do que será o substituto do actual Front Side Bus GTL+ da Intel (usado, com ligeiras variações, desde o Pentium Pro de 1995 até aos actuais Core 2).
O CSI (Common System Interconnect), cujo nome parece ter sido designado recentemente como "Quickpath", promete um enorme salto tecnológico nesta área para a Intel.

Bom artigo.

O CSI lembra o TCP/IP em certos aspectos, ou seja uma ligação de rede entre componentes, com QoS.

Mas parece-me k embora seja mais económico no Physical Layer vai necessitar de mt mais lógica, ou seja o maior beneficio seria no preço das mBords, mas os OEM tb vão ter k fazer algum investimento em R&D logo de inicio isso deve anular a vantagem em custos.

Outro problema é k de inicio n vai haver controlador de memoria integrado, continuando a AMD com essa vantagem e esse componente é critico em termos de latência e consumo.

Axo k a Intel devia ser mais agressiva na introdução do CSI+Controlador de memoria integrado em todas as plataformas.

As grandes vantagens vão estar mesmo nos servidores com +2 SK, onde vão recuperar algum do atraso tecnológico em relação à AMD, mesmo assim axo k têm k se livrar do FB-Dimm para serem competitivos.
 
mas com isto o controlador de memoria vai ser integrado no CPU como na amd? ou como o Zar0n diz nem por isso?

e que na amd , gracas a ser integrado sempre que se muda de tecnologia muda se de socket .. o que aumenta as despesas em casa ... e isso sucka

btw
nunca pensei que C.S.I. tivesse haver com informatica :D
 
Última edição:
mas com isto o controlador de memoria vai ser integrado no CPU como na amd? ou como o Zar0n diz nem por isso?

e que na amd , gracas a ser integrado sempre que se muda de tecnologia muda se de socket .. o que aumenta as despesas em casa ... e isso sucka

btw
nunca pensei que C.S.I. tivesse haver com informatica :D

O controlador pode ou não ser integrado, e mesmo nestes pode ou não ser embutido na die da CPU propriamente dita (pode ficar num package MCM, por exemplo).


Outra mudança estrutural significativa em relação ao Hypertransport é a largura de cada lane.
No HyperTransport tu podes ter lanes de 6, 8 e 16 bits (12, 16 e 32 bits, quando se contam as duas lanes em cada link, uma para tráfego downstream, outra para tráfego upstream).
No CSI podes ter lanes de 5, 10 ou 20 bits (10, 20 ou 40 bits agregados), mas estas lanes podem aínda compensar dinamicamente a carga de tráfego entre si para reduzir a latência típica de ligações em série com clocks elevados.

Além disso, o tráfego implementado num protocolo em série é garantia de uma implementação muito mais pequena na die da CPU, quando comparada com um bus paralelo típico, como é o caso do Front Side Bus GTL+ actualmente usado pelas CPU's da Intel.
Ou seja, sobra mais espaço para mais pins de lógica e fornecimento de energia à CPU (está no artigo, aliás).
 
O controlador pode ou não ser integrado, e mesmo nestes pode ou não ser embutido na die da CPU propriamente dita (pode ficar num package MCM, por exemplo).

Sim mas parece k de inicio só servidores é k vão ter o controlador de memoria integrado e só passado mt tempo é k vem para desktops.

Além disso, o tráfego implementado num protocolo em série é garantia de uma implementação muito mais pequena na die da CPU, quando comparada com um bus paralelo típico, como é o caso do Front Side Bus GTL+ actualmente usado pelas CPU's da Intel.
Ou seja, sobra mais espaço para mais pins de lógica e fornecimento de energia à CPU (está no artigo, aliás).

Em termos de pins, lanes internas e externas td bem, mas em lógica (transístores) o CSI deve gastar bem mais, já k há mt mais controlos e gestão.

Tb há um problema é k se a Intel implementar isto duvido k dê o IP de mão beijada à Nvidia ou a outros para poderem fazer ***** compatíveis.
Aliás pk dps acontece como na AMD, n há praticamente diferença em performance entre os vários *****.
 
Última edição:
Sim mas parece k de inicio só servidores é k vão ter o controlador de memoria integrado e só passado mt tempo é k vem para desktops.

Não, relê o artigo novamente.
As versões de topo para desktops terão o controlador de memória integrado.

Em termos de pins, lanes internas e externas td bem, mas em lógica (transístores) o CSI deve gastar bem mais, já k há mt mais controlos e gestão.

Tb há um problema é k se a Intel implementar isto duvido k dê o IP de mão beijada à Nvidia ou a outros para poderem fazer ***** compatíveis.
Aliás pk dps acontece como na AMD, n há praticamente diferença em performance entre os vários *****.

Não, relê o artigo novamente.
A licença de chipset não é exclusiva da Intel.
E no artigo, se o leres até ao fim, verás que a lógica integrada na CPU é mais pequena do que a do FSB actual (até parece que respondeste ao que eu disse sem ler o meu post, ou sequer o artigo original...).

Além disso, desde 2003 quem é que mais tem lucrado com o negócio dos chipsets para AMD, apesar do controlador de memória integrado na CPU ?
Pois...
 
Não, relê o artigo novamente.
As versões de topo para desktops terão o controlador de memória integrado.

Sim li e ele especula que só as versões Extreme Edition é que teram controlador de memoria integrado e isso para mim n faz sentido:
1º pk nunca ouve tantas diferenças para essa edição, n faz sentido k haja.
2º pk a Intel recicla o anterior EE para o high end e introduz um novo, as coisas mudam rapidamente por isso faz sentido k sejam iguais em termos de arquitectura.

Não, relê o artigo novamente.
A licença de chipset não é exclusiva da Intel.

A Nvidia/SIS/etc, têm licença?

E no artigo, se o leres até ao fim, verás que a lógica integrada na CPU é mais pequena do que a do FSB actual.

Em teoria poupa cache se é a isso k estas a referir, mas um dumb FSB n pode necessitar de tanta logica como o CSI.

Além disso, desde 2003 quem é que mais tem lucrado com o negócio dos chipsets para AMD, apesar do controlador de memória integrado na CPU ?
Pois...

Situações diferentes pk a AMD n fazia *****, e ainda hj n domina o mercado e já o faz, na Intel é bem diferente.
 
Sim li e ele especula que só as versões Extreme Edition é que teram controlador de memoria integrado e isso para mim n faz sentido:
1º pk nunca ouve tantas diferenças para essa edição, n faz sentido k haja.
2º pk a Intel recicla o anterior EE para o high end e introduz um novo, as coisas mudam rapidamente por isso faz sentido k sejam iguais em termos de arquitectura.

Também não fazia sentido ter uma solução para entusiastas chamada "V8" com FB-DIMM's e Xeon's, ou um Opteron disfarçado de Athlon FX-51, ou uma motherboard para entusiastas com dois sockets LGA 1207 (AMD Quad FX) mas no entanto...


A Nvidia/SIS/etc, têm licença?

http://www.nvidia.com/object/IO_17070.html

http://www.techzonept.com/showpost.php?p=1616887&postcount=1


Em teoria poupa cache se é a isso k estas a referir, mas um dumb FSB n pode necessitar de tanta logica como o CSI.

Errado.
a) Um bus paralelo como o FSB precisa de mais lógica para evitar "data collision", pois o tráfego upstream e downstream partilha um só "caminho".
b) As workloads também variam e é preciso coordenar tudo isso com o controlador de memória -interno ou externo, há sempre uma penalização em relação a usar cache L1, L2 ou L3- e com os diferentes cores quando os dados não cabem dentro de uma cache L2.
c) Um bus paralelo precisa de mais pins para ter um percurso mais largo que minimize essas situações, levando a mais consumo eléctrico e a uma excessiva complicação das comunicações exteriores do chip. As perdas eléctricas por pin também aumentam porque é preciso uma voltagem mais elevada que mantenha a integridade do sinal quando disperso por tantos componentes diferentes (porque é que o USB, SATA, SAS e outros usam voltagens mais baixas do que os equivalentes em buses paralelos quando o processo de fabrico, tirando o interface, é idêntico ?).

Situações diferentes pk a AMD n fazia *****, e ainda hj n domina o mercado e já o faz, na Intel é bem diferente.

A AMD domina qual mercado, mesmo ?
O de chipsets para as suas próprias CPU's ?
Não me faças rir...
 
Última edição:
Também não fazia sentido ter uma solução para entusiastas chamada "V8" com FB-DIMM's e Xeon's, ou um Opteron disfarçado de Athlon FX-51, ou uma motherboard para entusiastas com dois sockets LGA 1207 (AMD Quad FX) mas no entanto...

Veremos estão se o EE vai ser diferente dos outros em termos de arquitectura ou n...



Additionally, the companies signed a multi-year chipset agreement for NVIDIA to license Intel’s front-side bus technology.
É engraçado k usam o termo FSB, mas supondo k é verdade e k têm a licença para CSI, axo k a Nvidia fez mau negocio em dar GPU IP por isso.
Mas como estão incostados à parede n há mt com k negociar tiveram k pagar bem caro, como eu disse n foi de mão beijada.
Estou para ver o k é k a SIS dá...

A AMD domina qual mercado, mesmo ?
O de chipsets para as suas próprias CPU's ?
Não me faças rir...

Eu disse k mesmo agr k fazem os seus próprios ***** não dominam o mercado.
A Nvidia tem a cota de mercado k tem por na altura n tinha concorrentes há altura, agr vai ser diferente, pk concorre contra a AMD e os OEM vão preferir uma plataforma da mesma fonte.
Ou seja a AMD vai ficar na mesma situação k a Intel, e ve como corem os negócios por esses lados.
 
Veremos estão se o EE vai ser diferente dos outros em termos de arquitectura ou n...

É, não há nada como esperar para saber melhor antes de opinar em desacordo.


Additionally, the companies signed a multi-year chipset agreement for NVIDIA to license Intel’s front-side bus technology.
É engraçado k usam o termo FSB, mas supondo k é verdade e k têm a licença para CSI, axo k a Nvidia fez mau negocio em dar GPU IP por isso.
Mas como estão incostados à parede n há mt com k negociar tiveram k pagar bem caro, como eu disse n foi de mão beijada.
Estou para ver o k é k a SIS dá...

Já deu.

Eu disse k mesmo agr k fazem os seus próprios ***** não dominam o mercado.
A Nvidia tem a cota de mercado k tem por na altura n tinha concorrentes há altura, agr vai ser diferente, pk concorre contra a AMD e os OEM vão preferir uma plataforma da mesma fonte.
Ou seja a AMD vai ficar na mesma situação k a Intel, e ve como corem os negócios por esses lados.

Qual situação ?
Ver a Nvidia tomar de assalto o high-end dos seus chipsets (680i, 650i) e não ter uma única resposta à altura durante um ano ?
Ver a Nvidia tomar de assalto o high-end dos Opteron precisamente no mercado empresarial onde a AMD tinha o chipset AMD8000 ?
Ver a Nvidia manter a quota de mercado dos seus chipsets para AMD, apesar da concorrência da ATI (a AMD limita-se a renomear os chipsets desta) ?

Não estou a perceber bem ao que queres chegar ?
Plataformização ?

Quantos chipsets modernos para notebooks tens visto para Intel que usem placas gráficas "discrete" da ATI ?
Ou da Intel ?
Quantos chipsets da AMD para os Turion é que tens visto nos laptops, apesar da "plataformização" ?


A verdade é que a "plataforma" Centrino resultou porque as pessoas associavam a palavra a "internet sem fios", não porque sabiam que o chipset, a cpu e a placa WiFi eram da marca.
Olha como as tentativas posteriores da Intel falharam todas (V//V, vPro, etc). A percepção de eventuais vantagens nestas plataformas esbateu-se.
 
blastarr disse:

??? Sim usa SIS e dps, estamos a falar de CSI.

blastarr disse:
Qual situação ?
...

A verdade é que a "plataforma" Centrino resultou porque as pessoas associavam a palavra a "internet sem fios", não porque sabiam que o chipset, a cpu e a placa WiFi eram da marca.
Olha como as tentativas posteriores da Intel falharam todas (V//V, vPro, etc). A percepção de eventuais vantagens nestas plataformas esbateu-se.

centrino resultou pk as pessoas pediam um centrino pk pensavam k era o nome do CPU.

E calma isto de ***** da AMD está na sua infância, aliás são os da ATI com outro nome.

Agr por altura do Phenom a cota de mercado da Nvidia vai diminuir, alias pk em relação há Intel a AMD tem a vantagem de ter IGP's de jeito.

E este sem duvida k é um bom passo por parte da Intel, mas como disse axo k deviam introduzir em tds as plataformas com controlador de memoria integrado.

Quanto a CSI vs HT a Nvidia n teve k dar nada para usar este ultimo pk é um dos membros, ou seja os prejudicados desta introdução é a Nvidia e a SIS.

Os benefícios vão para quem fabrica motherboards e como tal a plataforma da Intel fica mais barata.
Mas em performance no desktop n vai haver mt impacto só pelo CSI.

E vai haver mt menos diferença em performance entre *****, logo vai ser mais difícil para a Nvidia em vender os seus *****.
O trunfo ainda era o OC e SLi mas com o X38 a Intel está a ser mais OC friendly e suporta CF, e n é com mais portas SATA/USB k a Nvidia vai lá.

Ou seja Intel e Nvidia n vão ser "amigos" por mt tempo, e se a Intel introduzir discrete GPU's a situação ainda vai piorar.

O CSI vai ajudar no Performance per watt k é um dos pontos fortes da AMD nos servidores.
Mas a AMD já desacopulou as power lanes do controlador de memoria, os clocks dos cores do Phenom são independentes por CPU e usa DDR2/3 logo axo k mantêm a vantagem.
 
??? Sim usa SIS e dps, estamos a falar de CSI.



centrino resultou pk as pessoas pediam um centrino pk pensavam k era o nome do CPU.

E calma isto de ***** da AMD está na sua infância, aliás são os da ATI com outro nome.

Agr por altura do Phenom a cota de mercado da Nvidia vai diminuir, alias pk em relação há Intel a AMD tem a vantagem de ter IGP's de jeito.

E este sem duvida k é um bom passo por parte da Intel, mas como disse axo k deviam introduzir em tds as plataformas com controlador de memoria integrado.

Quanto a CSI vs HT a Nvidia n teve k dar nada para usar este ultimo pk é um dos membros, ou seja os prejudicados desta introdução é a Nvidia e a SIS.

Os benefícios vão para quem fabrica motherboards e como tal a plataforma da Intel fica mais barata.
Mas em performance no desktop n vai haver mt impacto só pelo CSI.

E vai haver mt menos diferença em performance entre *****, logo vai ser mais difícil para a Nvidia em vender os seus *****.
O trunfo ainda era o OC e SLi mas com o X38 a Intel está a ser mais OC friendly e suporta CF, e n é com mais portas SATA/USB k a Nvidia vai lá.

Ou seja Intel e Nvidia n vão ser "amigos" por mt tempo, e se a Intel introduzir discrete GPU's a situação ainda vai piorar.

O CSI vai ajudar no Performance per watt k é um dos pontos fortes da AMD nos servidores.
Mas a AMD já desacopulou as power lanes do controlador de memoria, os clocks dos cores do Phenom são independentes por CPU e usa DDR2/3 logo axo k mantêm a vantagem.

Com tantas previsões "garantidas", quase te confundia com a Maya... :P
A Intel suporta Crossfire, e olha que tão bem lhes tem feito ultimamente... not !
A Nvidia suporta... SLI.

BTW, split power planes ?
Não precisas de esperar pelo "Nehalem", os "Penryn" -a ser lançados dentro de pouco tempo- já suportam a maioria dessas features:
http://techreport.com/discussions.x/12127
 
Deve ser uma edição especial para ti.

É, deve ser... :rolleyes:

Enhanced Intel® Dynamic Acceleration Technology

To further increase the performance of single-threaded applications, Intel has enhanced the Intel Dynamic Acceleration Technology available in current Intel Core 2 Duo processor. This feature uses the power headroom freed up when a core is made inactive to boost the performance of another still active core. (Imagine a shower with two powerful shower heads. When one shower head is turned off, the other has increased water pressure, or performance). If one core is in C3 or deeper C-state, some of the power normally available to that idle core can be applied to the active core while still staying within the thermal design power specification for the processor. This increases the speed at which single-threaded applications can be processed, thus improving the performance of many applications.

http://www.intel.com/technology/magazine/45nm/coremicroarchitecture-0507.htm

Para fazer isto é preciso ter PLL's separados que consigam gerir duas voltagens diferentes ao mesmo tempo, logo, split power planes.
 
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