Imagino k n seja assim, mas k o controlador de memoria (k serve tanto para o GPU como para o CPU) tem um load balancer dinâmico.
Dps tens k ter em conta k ainda ha graficas no mercado com DDR1 e vê ao tempo k já sairam.
Mesmo a 8500 GT usa DDR2@800 MHz, e isso é uma mid end, e já tens DDR3 nas MB hj end dia.
E o Fusion n é para destronar High end logo nem sei para k fazem essas comparações.
E a largura de banda da memoria n é factor limitativo das gráficas hj em dia, tens mt's mais ganhos a fazer OC ao GPU do k as memorias.
Outras pista (já k o fusion é para low/mid end), ve a implementação da asus com DDR3 soldada na MB e a performance k podem garantir só por isso.
Agr isso é só a asus, mas imagina k o suporte vinha da AMD, os ganhos em latências e largura de banda iam ser enormes, já k ambiente era mt mais controlado permitindo espremer o máximo de cada chip.
E para low/mid end o factor upgrade n é importante.
Conclusão:
O problema n é a memoria, mais grave é conseguir por SP's em quantidade para ser uma mid end com um consumo e preço razoável.
E k OEM n kerem performance, querem é preço baixo, logo teram k haver varias versões com combinações diferentes de CPU/GPU, e versões sem GPU para servidores etc.
Logo em termos de inventário vai ser bastante complicado.
Esse é outro dos problemas.
Já se sabia há muito que o controlador de memória dos Athlon 64 é a principal limitação no OC a essa mesma CPU.
A velocidade escala com o resto do chip, logo, atrasa-o (a memória RAM é muito mais lenta do que uma CPU de há vários anos a esta parte).
Outro problema:
Balanceamento de carga no controlador não é algo que seja compatível com uma GPU e com um IGP de forma ideal.
As loads típicas são completamente diferentes.
Ou seja, terás 4 ou 8 cores x86 + uma dezenas de shaders/ROP's a debater-se para aceder à limitada largura de banda de um controlador dual ou triple channel DDR2/DDR3.
Porque é que achas que o "Barcelona" terá um controlador de memória desacoplado dos PLL's que controlam a velocidade de relógio dos quatro cores de execução ?
A memória onde se guarda o front-buffer e o z-buffer não está armazenada localmente (é para isso que servia essencialmente o esquema Turbocache/Hypermemory, onde a reduzida memória dedicada cumpria esse papel, enquanto o resto -a RAM do sistema- armazenava a geometria e as texturas).
Em vez disso está bem distante do controlador, tendo os dados de passar pela motherboard e depois pelo PCB do DIMM até chegar às células dentro de cada chip propriamente dito.
A memória RAM é o principal bottleneck actual (sem contar com os sistemas mecânicos dos discos rígidos e drives DVD, ou dos chips de Flash ROM).
Quanto mais longe do controlador, pior.
Daí que a Intel, a IBM e a AMD estejam a desenvolver memória RAM integrada directamente numa layer da CPU, acedida por interconnects verticais.
Pensa nela como uma versão mais avançada do esquema de RAM local (256KB) para cada core SPE do CELL, ou do que o esquema de memória GDDR3 no mesmo package da GPU (como o RSX e também várias soluções mobile da Nvidia e da ATI).
